一种用于降低堆叠DRAM物理层功耗的电路、芯片、存储装置

本发明涉及一种用于降低堆叠DRAM物理层功耗的电路、芯片和存储装置，其电路包括多输入逻辑门、时钟树单元、延迟模块和DRAM物理层锁存器，所述多输入逻辑门，分别与时钟树单元和延迟模块连接，用于接收控制器的使能信号，并通过使能信号或延迟模块使能时钟树单元；所述时钟树单元，用于基于使能信号的控制，向延迟模块和DRAM物理层锁存器同步转发控制器的时钟信号；所述延迟模块，与时钟树单元和多输入逻辑门形成逻辑回路，用于延迟所述使能信号，以使DRAM物理层锁存器在bank操作期间翻转。本发明通过门电路和时钟信号控制，实现了物理层的时钟使能控制，极大降低功耗，且无需控制器提供更多的时钟控制信号，保持控制器不变。